台积电攻克2nm，台积电是怎样

资料来源:创业国家

然而，即使TSMC被击败，它也将面临一个更棘手的问题:摩尔定律的衰减使得晶体管小型化越来越困难。

随着硅基半导体的技术演进，每18 -24个月晶体管数量增加一倍，芯片的性能就会提高一倍，或者成本降低一半。十几年来，CPU和GPU的性能每两年稳定翻倍，而晶体管密度每三年翻倍。能效用了近四年时间才达到这个目标。摩尔定律仍在前进，但速度明显放缓。

而且终端市场的需求也逐渐从智能手机转向人工智能，这就带来了一个看似矛盾的现象:集中在云端的高计算AI芯片的需求，需要使用先进的工艺和成本的平衡。

在这种情况下，全周界栅(GAA)的出现从技术层面为工艺突破提供了可行的解决方案，但随之而来的是工艺复杂度的增加和制造成本的急剧增加。芯片厂商在推动技术创新的同时要考虑成本和可行性，所以先进封装成为代工厂的又一把尖刀。

碰巧的是，这两条路已经被TSMC为数不多的竞争对手三星和英特尔掌握了。

在3nm节点，三星为了实现赶超和跨越式发展，选择了GAA，而TSMC坚持FinFET；英特尔计划在2nm节点赶上TSMC，并希望在先进的封装技术上投入巨资，以建立优势。

那么问题来了，TSMC打败TSMC可行吗？

从3纳米处超车

在半导体制造技术中，2nm确实被视为可能的物理极限。因为当晶体管的尺寸缩小到这种程度时，量子效应开始变得显著，这可能导致电子的行为不可预测。

这种现象被称为量子隧道效应，可能导致电子“跳到”不该去的地方，从而导致芯片性能下降。

全围栅(GAA)晶体管是一种新型的晶体管设计，可以在更小的工艺中提供更好的性能。

在GAA晶体管中，栅极材料包围晶体管的源极和漏极，从而提供更好的电流控制。这有助于减少量子隧道效应，从而使在2纳米甚至更小的工艺中制造芯片成为可能。

从规划来看，TSMC、三星、英特尔开始了工艺竞赛，虽然大的时间节点都是2022-2023年进入3nm阶段，2025年进入2nm商用阶段。但是细微差别还是不同的:

在关键的3nm节点上，三星很少率先量产，仍然使用更先进的GAA工艺。尽管TSMC随后宣布3纳米量产，但它仍然使用FinFET技术。

TSMC总裁魏哲佳的理由是“选择使用FinFET是考虑了很久的，工艺技术的引入不是(为了)好看，而是实用，要帮助客户保持产品的前进。”

当然，这是官方略显敷衍的说辞。真正的原因大概是，即使三星率先量产3nm，但由于5nm节点的能耗翻车，很少有客户敢吃3nm的螃蟹，只有消耗量相对较小的矿用芯片买家。

近年来，三星的晶圆制造处于追赶阶段，需要在3nm时代找到技术架构差异化，缩小与TSMC芯片代工厂的技术差距，用更激进的策略获取客户。

这给了TSMC一个静态制动的时间差。

TSMC被广泛认为是一个保守但稳定的工艺技术开发商。他们倾向于在部署新技术之前确保其成熟度和可靠性，而不是急于将新技术推向市场。这种方法可以降低技术失败的风险，提高其芯片的产量和质量，从而保证客户的满意度。

例如，三星在2018年开始在其7纳米工艺中使用EUV，但TSMC选择了等待。EUV将不会在2019年的N7+过程中使用，直到EUV工具的稳定性和成熟度得到确认，相关问题得到解决或至少得到确定。

这种谨慎的做法有助于TSMC确保其工艺技术的稳定性和可预测性，从而为客户提供高质量的芯片。

但是，从时间上看，3nm并没有给TSMC带来纸面上的好处。在最新的财报中，TSMC来自先进工艺的收入贡献总计53%，其中5纳米占30%，7纳米占23%。

来自券商的消息是，TSMC 3nm已经获得了全球最大客户A的订单，并从2023年下半年开始贡献收入。明眼人都知道，客户A是苹果。今年6月有消息称，2023年TSMC近90%的3nm产能被苹果占据。

但坏消息是，据传苹果要求TSMC承担不合格芯片的费用。这种情况在半导体行业非常少见。3纳米TSMC的初始产率约为70%。如果苹果与TSMC达成这样的协议，它可以节省数十亿美元，但这也意味着TSMC的成本压力突然增加。

降低制造成本

虽然大客户没有尝试三星的3纳米，TSMC是无用的。核心问题是3nm的性价比没有达到一定的水平。

市场研究机构国际商业战略(IBS)披露了一组数据。一个3纳米芯片的设计成本约为5-1500万美元，建设一条3纳米生产线的成本约为150-200亿美元。

这个成本传导到代工厂商的报价上:3nm工艺的12英寸晶圆报价高达3万美元，几乎是5nm工艺的两倍，7nm工艺的三倍多。

为了实现高性能计算，每个矢量的调整变得越来越困难，芯片设计更加复杂，先进工艺的投入大大增加，导致生产成本上升，大尺寸芯片带来的良率问题。

各方面发现经济远不如以前，于是TSMC、英特尔、三星等纷纷从其他技术路线突破性能瓶颈，由此小芯片、3D高级封装等新兴方向越来越受关注。

因为单个芯片的面积越大，成品率越低，相应的成本就越高。小芯片(Chiplet)也称为“chiplet”或“core”，是一种功能电路块，包括可复用的IP块(芯片中具有独立功能的电路模块的成熟设计也可以理解为芯片设计的中间组件)。

该技术是将一个功能丰富、面积较大的芯片管芯拆分成多个小芯片，这些小芯片经过预生产并能实现特定功能，然后通过高级封装(如3D封装)集成封装在一起，形成一个系统芯片。

模块化设计思想可以提高芯片研发速度，降低研发成本。通过将大芯片分成核心颗粒，可以有效地提高产量并降低制造成本。

Linley Group在《小芯片获得快速采用:为什么大芯片越来越小》中提出，小芯片技术可以将大规模7纳米设计的成本降低多达25%。在5nm及以下的情况下，节省的成本更大。

上面提到的3D封装是代工厂探索节约制造成本的另一个实施例。

2020年，TSMC将2.5D和3D封装产品整合为综合品牌3DFabric，由SoIC(系统集成芯片)、InFO(集成扇出封装技术)和CoWoS(基片上芯片封装)组成。

其中，InFO technology的典型产品是iPhone 7上的A10芯片，而CoWoS technology则是苹果去年发布的M1 Ultra和今年发布的M2 Ultra。

具体来说，在包装过程中，TSMC将三种技术分为两个阶段:

前端3D: SOIC技术是将同质或异质的小芯片在晶圆上集成为面积更小、形状更薄的类SoC芯片。从外观上看，新芯片就像一个普通的SoC，但嵌入了所需的异构集成功能。这种前端封装技术在设计阶段就要考虑和协同设计。

因为本质是做一个SoC芯片，只有晶圆厂能做，而且必须结合后端的封装测试技术，不能单独存在。

后端3D:前端封装的SoIC芯片，必须匹配独创的三维封装技术，如TSMC的CoWoS和InFO。

相关的后端封装技术也是其他封装测试厂商积极进入的领域，这可能不是晶圆厂的专属业务。

英特尔的方法类似。其先进的封装技术IDM 2.0，先后推出了2.5D封装的嵌入式多管芯互连桥(EMIB)技术、3D堆栈的Foveros技术、集成2.5D和3D封装的共嵌入式多芯片互连桥技术。

其中，Foveros封装技术通过3D堆叠的方式集成不同的逻辑芯片，为ic设计公司提供了极大的灵活性，允许他们将不同技术的IP块与各种存储器和I/O组件混合搭配。

英特尔认为，3D封装可以延续摩尔定律，为设计师提供散热、功耗、高速信号传输和互连密度方面的选择，以最大限度地提高和优化产品性能。

于是，英特尔和TSMC在高级封装上的投资战就此诞生:

英特尔在2.5D/3D封装领域的资本支出分别达到35亿美元/47亿美元，主要投资于Foveros、EMIB等先进封装技术研发和产能扩张；

TSMC在2.5D/3D包装中引入了CoWoS和InFO技术，并进入批量生产。近两年，其资本支出达到30亿美元/40亿美元，位居世界第二。它将扩展片上系统(SoIC)中各种3D结构平台的先进封装技术和能力建设。

乐章结尾部

2017年之前的十年，智能手机要求芯片性能更高、面积更小、功耗更低。2017年后，HPC占比大幅提升，云计算尤其是AI技术的发展带动了对服务器等高性能计算的需求。由此诞生的一个历史转折点是，终端市场的需求从智能手机转向了人工智能。

然而，转折点并不显著，这反映在财报中，TSMC从人工智能芯片中获得的提振并不多。然而，至少在目前，TSMC已经获得了先发优势，英伟达和AMD等制造商更喜欢与TSMC合作。

甚至AMD的when lisa su在接受媒体采访时，被问到是否会采用三星代工3nm的产品，直接问道:“你相信韩媒吗？”

最后落到我们自己的层面，因为众所周知的原因，只能在成熟的工艺市场上寻求跳板。无论是3/2nm的晶体管技术，还是先进封装，我们都缺少一个推动国产替代进步的轮子。理论上上海四可以扮演这个角色，但现在可能还需要一段时间。

参考资料:

寻找靠谱的商机，关注创业邦视频号。

‍‍